對于FPGA、CPLD以及結構化ASIC設計，quartus ii是性能和效能首屈一指的設計軟件。軟件支持Altera名為Qsys的系統級集成工具新產品，實現了對Stratix® V FPGA系列的擴展支持，并且采用增強后的調試方案加快了電路板開發。本教程給出了如何用QuartusII，創建工程，創建源文件，綜合編譯，時序仿真，如何下載一系列的操作步驟。顯示了一個完整的開發流程，供大家參考。

QuartusII創建工程：

1.雙擊打開QuartusII軟件，選擇 file-----New Project Wizard...

2.彈出如下窗口，本窗口介紹創建一個工程需要執行的設置，點擊next。

3.設置工程存放路徑，工程名稱，以及實體名，單擊next

4.添加源文件到該工程，如果以及有源文件，瀏覽文件點擊add，沒有源文件，直接點擊next

5.選擇使用的芯片類型，系列，還有封裝，管腳號，以及具體芯片的型號。然后next

6.選擇第三方工具，如果沒有使用的，直接next

7.列出整個工程的概要，如果有設置錯誤，點擊back重新設置，沒有錯誤，點擊finish

8.選擇，file-----new，彈出如下窗口，再選擇block diagram/Schematic File,點擊OK

9.選擇工具symbol tool

10.繪制原理圖如下，這里只是演示操作，具體編程請查看相關書籍。該原理圖方便驗證，下載好程序，測量相應關管腳電壓。看是否成功。

11.選擇assignment-----setting，在編譯前設置相關選項。

12. 選擇device           device  and pin  options.......

13.選擇general  在options：中選擇enable JTAG BST support

14.configuration里面，選擇配置器件和編程方式，programming里面，選擇輸出產生下載文件格式，unused pins 里面選擇閑置管腳狀態。

15.選擇process-------start compilation，進行編譯。

17，下圖是編譯過程顯示的圖片。

編譯成功后，顯示100%，flow summary窗口中，顯示successful

以下步驟進行時序仿真

18.選擇file-------new

點擊other  files，選擇vector  waveform  file

19.選擇edit，endtime

（此步驟十分重要）設置仿真時間

20.選擇10us

21.保存波形文件，點擊fie------save as ，保存文件名為CPLDtest.vmf

22.點擊view-----utility windows------node finder

將端口信號添加到波形編輯器

23.點擊list

24.拖動端口信號，到波形編輯器窗口

25.選擇assignment----setting

點擊simulation setting 選擇波形仿真文件

單擊simulating  verification，選擇毛刺檢測glitch detection  1 ns

26.啟動仿真，單擊processin---start simulation

27.選擇processing-----simulation  report 觀察仿真結果。

以下為下載設置

28.選擇assignment---assignment editor

29.在category里面選擇pin,

為端口號選擇相應的管腳。選擇4號5號管腳，下載成功的話，測量這兩管腳應該一個高電平，一個低電平

30.選擇tool-----programmer

在mode中選擇JTAG，如果沒有出現下載文件，手動選擇add file....選擇CPLDtest.pof文件。

31 選擇編程器

點擊Hadware Setup..彈出對話框中選擇，usb blaster，單擊close

32.勾選相應配置選項，單擊start開始下載程序

33.進度條都100%時說明下載完成。0%到100%，本次下載用了25秒鐘，如果進度條很快幾秒鐘就到100%說明沒成功下載。最后，萬用表測量芯片管腳（4號高電平，5號低電平）。驗證程序確實下載OK

以上就是對quartus怎么用以及Quartus II創建工程及編譯過程的使用方法全部內容的介紹，更多內容請繼續關注VEVB武林網網站！