uvm_object的理解

2019-11-10 17:31:14

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typedef class函數new變量use_uvm_seeding成員變量和局部變量的區別set_name get_name get_full_name上述函數有一些是virtual function還有一些是靜態函數上述函數有一些是與uvm_object_wraper有關屬于factory的范疇暫時搞不懂后面再說還有很多函數packPRintcopyclonerecord之類的先看uvm class reference文檔再結合代碼理解

這里寫圖片描述

typedef class

typedef class uvm_component; 表示uvm_object會使用到uvm_component類，但是uvm_component類還沒有定義。不過，在uvm_object，暫時沒發現使用。所以，個人理解，這一句刪掉也沒關系。

函數new

相關源代碼：

static protected int m_inst_count; //m是member，成員的意思吧。類實例化的個數。local int m_inst_id; //類實例化的id。跟類實例化個數有關系，比如類實例化3個，則類實例化的id為1，2，3local string m_leaf_name; //類的實例化名稱，是uvm樹形層次結構的一個枝葉。function uvm_object::new (string name=""); m_inst_id = m_inst_count++; m_leaf_name = name;endfunctionfunction int uvm_object::get_inst_count(); return m_inst_count;endfunctionfunction int uvm_object::get_inst_id(); return m_inst_id;endfunction

注意：如果基類構造函數new（）有參數，那么擴展類，必須有一個構造函數，并在構造函數的第一行調用基類的構造函數。

Class basel Function new（input int var）； this.var = var;//利用this關鍵詞，把new函數的參數，傳遞給類成員變量。 endfunction endclassclass extended extends basel function new(input int var); super.new(var); endfunctionendclass

變量use_uvm_seeding

相關源代碼：

static bit use_uvm_seeding = 1; //靜態變量，所以systemverilog全部對象，都可以訪問它，可寫可讀。function void uvm_object::reseed (); if(use_uvm_seeding) this.srandom(uvm_create_random_seed(get_type_name(), get_full_name())); //類的方法，如果使用成員函數和成員變量的話，需要this關鍵詞定位為當前類。理解這個，需要了解成員變量和局部變量的區別。見下面介紹。//這里的意思，個人理解，是重新產生一個uvm_object類的隨機種子，默認隨機種子是與process進程有關。endfunction

參考：類聲明中的靜態方法，類的全范圍內可以調用，也可以無創建對象的方式被訪問，不可以訪問非靜態的成員（屬性和其他方法）；不能聲明為virtual，聲明中不能使用this句柄； this指針，涉及類的屬性、變量參數、對象本地的變量參數或方法，應用在非靜態方法中。

成員變量和局部變量的區別

1、成員變量和局部變更的類型可以是systemverilog中的任何一種數據類型.變量定義部分所定義的變更被稱為類的成員變量（類里的變量），在方法體中定義的變量和方法的參數被稱為局部變量（方法里的變量）。2、成員變量在整個類內都有效，局部變量只在定義它的方法內有效。3、成員變量又分為實例成員變量（實例變量）和類變量（靜態變量）。、4、如果局部變量的名字和成員變量的名字相同，則成員變量被隱藏，即這個成員變量在這個方法內暫時失效。5、如果局部變量的名字和成員變量的名字相同，則成員變量被隱藏。這時如果想在該方法內使用成員變量，必須使用關鍵字this.【如果是靜態成員變量，就不需要了。】

set_name get_name get_full_name

// get_name// --------function string uvm_object::get_name (); return m_leaf_name; //返回值是類的實例名稱endfunction// get_full_name// -------------function string uvm_object::get_full_name ();//本意是全層次結構下的實例名稱。這里看來就是枝葉的實例名稱，沒有結構層次。應該是因為uvm_object沒有樹形結構吧（uvm_component才有樹形結構）。 return get_name();endfunction// set_name// --------function void uvm_object::set_name (string name); m_leaf_name = name;//設置類的實例名稱，跟new設置實例名稱是一樣的作用。endfunction

上述函數有一些是virtual function，還有一些是靜態函數。

virtual function，這樣擴展類中才可以重新定義。擴展類中函數，和基類中函數名一樣時，通過supper.函數名，調用基類中函數。Systemverilog中不允許supper.supper.new方式經行多層調用。pure virtual function，在子類里定義這個函數。該類里，只聲明。static function，函數內的變量，都是靜態變量。定義靜態函數，意義是為了訪問一大堆靜態變量。

上述函數，有一些是與uvm_object_wraper有關，屬于factory的范疇，暫時搞不懂。后面再說。

function	description
get_type	Returns the type-proxy (wrapper) for this object.
get_object_type	Returns the type-proxy (wrapper) for this object.
get_type_name	This function returns the type name of the object, which is typically the type identifier enclosed in quotes.